高速PCB信号完整性（SI）—从反射到串扰的全解
来源：捷配链
时间: 2026/04/10 09:44:52
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Q：信号完整性（SI）是高速 PCB 的核心，主要解决哪些问题？
A：信号完整性是控制高速信号传输质量的技术体系，核心解决四大问题：反射、串扰、损耗、时序。当信号速率＞1Gbps、上升沿＜100ps 时，必须按 SI 规则设计，否则会出现信号失真、眼图闭合、系统死机。
高速信号本质是电磁波，PCB 走线是传输线，需遵循传输线理论。SI 设计目标：眼图张开度＞30%，误码率＜1E-12，反射损耗＜-25dB，串扰＜-40dB。
A：信号完整性是控制高速信号传输质量的技术体系，核心解决四大问题：反射、串扰、损耗、时序。当信号速率＞1Gbps、上升沿＜100ps 时，必须按 SI 规则设计，否则会出现信号失真、眼图闭合、系统死机。
A：反射由阻抗不连续引起，公式：反射系数 Γ=(Z2-Z1)/(Z2+Z1)。
- 根源：线宽突变、过孔、焊盘、分支、层转换。
- 匹配方法：
- 源端串联匹配：时钟、单端信号，电阻 = 传输线阻抗 - 芯片输出阻抗。
- 末端并联匹配：高速差分信号（LVDS/PCIe），电阻 = 差分阻抗。
- 差分端接：差分对间跨接电阻，匹配差分阻抗。
- 设计规则：阻抗控制 ±3%（高速）、±2%（超高速）；避免直角走线，用 45° 或圆弧。
Q：串扰抑制 ——3W 原则与屏蔽技术
A：串扰由容性 / 感性耦合产生，分近端（NEXT）、远端（FEXT）。 - 3W 原则：线间距≥3 倍线宽，耦合降低 70%；高速信号≥5W。
- 差分对设计：紧耦合（间距 = 线宽），等长等距，共面阻抗，抗干扰强。
- 屏蔽技术：关键信号间加地线（Guard Ground），过孔间距＜1/20 波长。
- 层间优化：高速信号布内层带状线，上下地屏蔽，层间串扰＜-30dB。
Q：高速信号损耗 —— 材料与结构优化
A：高频损耗分介质损耗、导体损耗、辐射损耗。 - 介质损耗：由 Df 决定，速率＞10Gbps 必须用低损耗材料（Df＜0.005）。
- 导体损耗：趋肤效应，HVLP 铜箔（粗糙度＜0.2μm），损耗降低 40%。
- 结构优化：宽线损耗＜细线，同阻抗下尽量选宽线；短路径，减少过孔。
- 损耗预算：PCIe 5.0 通道损耗＜-12dB@16GHz，超量需均衡（FFE/DFE）。
Q：时序与等长匹配 —— 高速总线的同步关键
A：时序错误导致数据采样失败，核心是等长匹配。 - DDR5：DQ 差分对误差＜2mil，CLK-DQ 差＜5mil，组间＜20mil。
- PCIe：差分对误差＜2mil，同组等长，无分支。
- 以太网：100G-400G 差分对误差＜1mil，严格等长。
- 实现方法：蛇形等长（Arc 蛇形，无直角），长度补偿，避免串扰。
Q：过孔与焊盘的 SI 优化
A：过孔是阻抗突变点，寄生电感 0.5-1nH / 个。 - 优化规则：
- 最小化数量：单走线过孔≤2 个，高速信号尽量少换层。
- 背钻处理：去除 stub（残留≤0.1mm），谐振频率提升 3 倍。
- 反焊盘：内层反焊盘直径 = 焊盘 + 0.2-0.3mm，减小寄生电容。
- 差分过孔：成对放置，间距一致，周围加接地过孔。
Q：参考平面与回流路径
A：完整参考平面是SI 基础。
- 规则：高速信号紧邻完整地平面，禁止跨分割。
- 回流路径：信号下方直接回流，环路面积最小，辐射最小。
- 跨分割处理：不得已跨分时，在分割处加 0Ω 电阻或电容连接地平面。
信号完整性是高速 PCB 的灵魂。从阻抗匹配到串扰抑制、从损耗控制到时序同步、从过孔优化到回流路径，每一个细节都决定系统成败。掌握 SI 全链路设计，才能打造稳定、高速的 PCB 系统。
