高速SerDes通道设计中的插入损耗与回波损耗优化
随着数据速率攀升至25Gbps乃至112Gbps PAM4，SerDes通道的物理层特性成为制约系统性能的瓶颈。插入损耗与回波损耗作为S参数中的核心指标，直接决定了信号的眼图张开度与误码率。本文将从介质材料选择、过孔残桩消除、连接器优化及阻抗一致性控制四个维度，深入探讨如何在有限的PCB空间内实现低损耗、低反射的高速通道设计。
一、损耗的本质：从趋肤效应到介质吸收
在高速SerDes通道中，插入损耗主要由导体损耗和介质损耗构成。
导体损耗：随频率平方根增长（趋肤效应）。在10GHz以上，铜箔的表面粗糙度成为决定性因素——粗糙度每增加1μm，在28Gbps下的附加损耗可达0.5dB/inch。
介质损耗：与频率呈线性关系，由材料的耗散因子（Df）主导。标准FR-4（Df≈0.02）在5GHz以上即表现出明显的频率依赖性衰减，而超低损耗材料（Df<0.005）是56G/112G PAM4设计的必然选择。
优化策略：
材料分级选型：
对于<10Gbps：中损耗FR-4（如IT-170G）可满足要求。
对于10-28Gbps：低损耗材料（如Megtron 4，Df=0.008）。
对于>56Gbps：超低损耗材料（如Megtron 6/7，或Nelco N7000系列），并配合VLP（极低粗糙度）或HVLP（超低粗糙度）铜箔。
走线拓扑优化：
最大化微带线或带状线到参考平面的距离，增加线宽以减少交流电阻。
优先采用带状线结构，虽会增加过孔复杂度，但能提供完美的电磁屏蔽，避免边缘辐射损耗。
二、回波损耗：阻抗不连续性的隐形杀手
回波损耗反映了通道内阻抗匹配的质量。每个阻抗突变点都会产生信号反射，与主信号叠加形成频率选择性衰落。
主要不连续点来源：
过孔残桩：这是最具破坏性的单一因素。当信号过孔延伸至非功能焊盘下方形成开路残桩时，其长度达到信号波长1/4（λ/4）时会产生串联谐振，导致局部回波损耗骤降至0dB（全反射）。
解决方案：采用背钻技术，将残桩长度控制在≤15mil（对应25Gbps）。对于更高频率，建议使用盲埋孔或反钻工艺彻底消除残桩。
封装与PCB过渡区：BGA焊盘与差分过孔之间的几何突变。
优化方法：
使用泪滴焊盘或渐变线（锥形过渡）连接焊盘与走线。
差分过孔周围放置反焊盘（anti-pad）并优化其椭圆形状，调整过孔特征阻抗至50Ω（差分100Ω）。
连接器与电缆接口：如SFP、QSFP-DD等高速连接器通常具有较高的插入损耗峰值。
工程技巧：在连接器附近保留阻抗调谐焊盘或凹陷区域，允许通过修改上层参考平面开口尺寸进行微调。
三、系统级损耗预算分配
以100Gbps（PAM4）为例，典型的通道损耗预算（channel operating margin）为：
插入损耗：总计≤25dB @ 13.28GHz（Nyquist频率）。
回波损耗：≤ -12dB（全频段），关键谐振点需≤ -20dB。
分配示例：
| 组件 | 插入损耗分配 | 优化重点 |
|---|---|---|
|
PCB走线（10英寸） |
≤12dB |
低Df材料+宽线 |
|
过孔×4 |
≤3dB |
背钻+反焊盘优化 |
|
连接器×2 |
≤8dB |
选型+压接控制 |
|
封装/电缆 |
≤2dB |
匹配设计 |
四、仿真与验证闭环
3D EM仿真：对过孔、焊盘区域使用HFSS或CST进行全波提取，避免2D仿真忽略垂直方向耦合。
TDR测量：使用采样示波器的TDR模块验证阻抗连续性，确保±5%内偏差。
眼图与BER测试：最终以PRBS31码型下的眼高>50mV、眼宽>0.5UI为目标。
高速SerDes通道设计本质上是一场与寄生参数的拉锯战。通过材料科学的进步（HVLP铜箔+极低Df介质）与精密制造工艺（背钻、渐近过渡）的协同，我们能够将插入损耗与回波损耗压缩至收发器均衡能力的可修复范围内，从而在56G/112G PAM4时代保持信号的完整性。
