电源分配网络（PDN）目标阻抗计算与仿真验证

一、目标阻抗：PDN设计的核心基准

目标阻抗（Target Impedance, Z_target）定义为：在芯片工作频率范围内，PDN所能容忍的最大交流阻抗。其物理意义是——当芯片汲取瞬态电流时，PDN上产生的电压波动不应超过芯片允许的纹波范围。

计算公式：

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Z_target = (Vdd × 允许纹波百分比) / (ΔI_max / 2)

其中：

Vdd：核心电压（如1.0V）

允许纹波：通常为±3% ~ ±5%（取决于芯片敏感性）

ΔI_max：最大瞬态电流变化（从最小电流到最大电流的差值）

工程实例：

某DDR4内存控制器，Vdd=1.2V，允许纹波±5%（即60mV），最大瞬态电流变化ΔI=10A。

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Z_target = (1.2V × 0.05) / (10A / 2) = 60mV / 5A = 12mΩ

这意味着，从DC到芯片关注的最高频率（通常为芯片时钟频率的1/2或开环带宽），PDN的阻抗必须始终低于12mΩ。

关键认知： 目标阻抗不是单一数值，而是频域曲线。不同频率段的阻抗要求不同——低频段由VRM负责，中频段由体电容和陶瓷电容覆盖，高频段则依赖片上电容和封装电容。

二、PDN阻抗的频域分解与元件选型

一个完整的PDN由四个层级并联构成：VRM → 板级离散电容 → 封装电容 → 片上电容。每个层级有其有效工作频段。

1. 低频段（DC ~ 1MHz）：由VRM主导

VRM的输出阻抗通常在1~10mΩ（低频下），但随频率上升而增加。

设计要点：选择具有足够带宽的VRM（如开关频率>500kHz），并在VRM输出端布置大容量铝电解电容或聚合物电容（100μF~1000μF）以平滑输出。

2. 中频段（1MHz ~ 100MHz）：板级去耦电容网络

这是PCB设计者的主战场，也是最容易出问题的频段。

电容类型：MLCC（多层陶瓷电容），推荐X7R或X5R（温度稳定型）。

容值范围：0.1μF ~ 22μF，组合使用。

关键参数：ESR（等效串联电阻）和ESL（等效串联电感）决定谐振频率。

谐振频率计算公式：

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f_res = 1 / (2π × √(L × C))

其中L = ESL + 安装电感（通常0.5nH~1.5nH）。

工程经验：

3. 高频段（>100MHz）：封装电容与片上电容

封装电容通常在nF级别，由芯片封装基板内的MIM电容提供。

片上电容（栅极电容）提供最高频的去耦，但设计者无法控制，只能信任芯片供应商。

三、去耦电容网络的优化：避开反谐振峰值

多个不同容值的电容并联时，会在它们的谐振峰之间产生反谐振（anti-resonance）峰值，这是PDN阻抗超标的最常见原因。

问题演示：

假设并联0.1μF和10μF电容。0.1μF的谐振频率在70MHz附近，10μF在7MHz附近。在7MHz~70MHz之间，两个电容呈现感性-容性互补，出现一个阻抗尖峰，可能高达50mΩ，远超过12mΩ的目标。

解决方案：

等比容值级联：选择容值相差1~2个数量级的电容，并确保相邻谐振峰重叠。推荐级数：1000μF → 100μF → 10μF → 1μF → 0.1μF → 0.01μF。

增加中值电容：在上述案例中，插入1μF电容（谐振~22MHz），可填补反谐振凹陷。

同容值多并联：使用10颗0.1μF并联而非1颗，可降低ESR和ESL（并联后ESR/n，ESL/n），同时将谐振频率提升√n倍。

最优摆放策略：

最小容值电容（0.01μF~0.1μF）：放置在芯片电源引脚1mm以内，去耦半径最小。

中等容值电容（1μF~10μF）：放置在芯片周边5mm内。

大容量电容（>100μF）：均匀分布在PCB边缘或VRM输出端。

四、PDN仿真验证：从频域到时域

仿真工具链：

频域仿真：使用PowerSI、SIwave或ADS PDN Analyzer，提取PCB的S参数或Z参数。

时域仿真：结合芯片的瞬态电流模型（如PWL电流源），在HSPICE或Simplis中仿真电压波动。

仿真流程：

Step 1：建立层叠与过孔模型

在仿真软件中导入PCB的Gerber和层叠信息，确保铜厚、介电常数、损耗正切准确。

Step 2：设置端口

VRM端口：通常设置为短路（理想电压源串联低阻抗）或使用VRM的SPICE模型。

芯片端口：在芯片电源/地焊盘处设置S参数端口。

Step 3：频域扫描

扫描频率范围：100Hz ~ 1GHz（或芯片时钟频率的3倍）。观察Z11曲线是否全程低于Z_target。

常见问题诊断：

低频阻抗偏高：VRM带宽不足或大容量电容数量不够。

中频尖峰：反谐振，需增加中间容值电容或优化布局间距。

高频阻抗超标：最小电容距离芯片过远，或过孔电感过大（需增加地过孔）。

Step 4：时域验证

将频域阻抗转换为时域响应（通过逆傅里叶变换），输入典型瞬态电流波形（如从0.1A跳变至10A，上升沿1ns）。观察电压跌落（droop）和过冲（overshoot）。

验收标准：

最大电压跌落 ≤ 允许纹波（如60mV）

阻尼振荡在2~3个周期内收敛

五、工程案例：1.0V核心电源PDN修复

问题描述：某FPGA板，1.0V核心电源实测纹波达120mV（允许±3%即30mV），导致逻辑错误。

诊断：频域仿真显示在85MHz处阻抗尖峰达28mΩ（Z_target=15mΩ）。

原因：板载电容为0.1μF和100μF组合，缺少1μF~10μF中间值电容，且0.1μF放置距离芯片8mm。

修复：在芯片背面（正下方）增加8颗1μF 0402电容。

将原有0.1μF移至距离芯片<1mm位置。

增加2颗10μF电容在芯片周边。

结果：重新仿真后85MHz尖峰降至12mΩ，实测纹波28mV，满足要求。

结语： 目标阻抗方法是PDN设计从经验走向科学的关键里程碑。通过精确计算Z_target、构建多级去耦网络、识别并消除反谐振峰值，并借助频域/时域仿真闭环验证，工程师能够确保从DC到GHz的宽频带内电源阻抗始终低于阈值。在低电压大电流的AI芯片、GPU和FPGA设计中，这已成为不可妥协的硬性要求。