PCIe走线中AC耦合电容的放置位置与阻抗补偿方法
一、AC耦合电容在PCIe中的作用
PCIe总线采用AC耦合模式，在发送端和接收端之间的链路上串联电容，用于隔离发送端和接收端的直流偏置电压。PCIe规定每一条传输通道的发送端和接收端都需要有独立的AC耦合电容。电容值通常为75nF至265nF，常用220nF。电容的直流阻塞特性允许两个不同电压域的芯片直接互连，同时不会相互干扰直流工作点。
AC耦合电容的放置位置在PCIe规范中没有强制要求，但通常建议在整个链路通道的物理中间位置或靠近接收端（接收端侧）。电容靠近发送端时，电容的寄生电容和ESL与发送端输出阻抗共同作用，可能引起额外的反射。电容靠近接收端时，电容本身作为阻抗不连续点离接收端较近，信号经过较长的传输线后到达电容，再从电容进入接收端。接收端的均衡器（CTLE/DFE）一般可以补偿这个不连续点。因此大多数设计选择将AC耦合电容靠近连接器或接收端放置。
二、电容焊盘的寄生效应与阻抗不连续
AC耦合电容的焊盘尺寸通常为0402（1.0mm×0.5mm）或0201（0.6mm×0.3mm）。焊盘尺寸明显大于差分信号线的线宽。对于100Ω差分阻抗的PCIe走线，线宽通常为0.12-0.18mm，而0402焊盘的长边为1.0mm，远宽于走线。宽大的焊盘导致信号路径上出现宽度突变，阻抗跌落。电容两端的焊盘与电容本身的内部电极结构共同形成不连续点，阻抗可能从100Ω降至70-80Ω。
三、阻抗补偿的几何尺寸调整法
补偿焊盘阻抗跳变的基本方法是在焊盘下方的参考平面上掏空（挖空）反焊盘，减小焊盘到参考平面的容性耦合。焊接区域下方掏空可控制单位长度电感，使阻抗回升至目标值。
具体做法是从差分焊盘正下方的参考平面层（通常是第二层或第三层）移除一部分铜皮，形成阻抗补偿窗口。窗口的宽度等于或略大于焊盘宽度，长度为焊盘长度的一倍左右。通过三维仿真工具确定挖空区域尺寸。
更精细的补偿方法是在焊盘根部设计渐变过渡线，线宽从差分线的0.12-0.18mm逐渐展宽至焊盘的0.5-0.6mm。渐变长度建议为2-3倍线宽，以缓变方式减少反射。当空间受限不能渐变时，在焊盘与主传输线连接点放置小尺寸过孔或锥形过渡，也有一定改善效果。
四、AC耦合电容的类型选择与布局
PCIe 3.0及以下（8Gbps）可使用0402封装电容。PCIe 4.0（16Gbps）及更高版本推荐使用0201封装电容。更小的封装可减少焊盘面积，降低阻抗不连续的程度。0201电容的有效回流面积比0402少约50%，阻抗跳变更小。
电容下方焊盘到参考平面的距离（即介质厚度）可通过叠层设计微调。核心间距的计算涉及阻抗公式中的关键参量，具体调整需要3D场求解器辅助。
五、PCIe不同代的补偿要求
PCIe 1.0/2.0（2.5/5Gbps）允许使用0402电容，不加挖空或渐变补偿，仅优化走线线宽适配焊盘尺寸即可。PCIe 3.0（8Gbps）建议使用0402电容，但需在电容正下方参考平面挖空宽度1.0-1.2mm、长度1.2-1.5mm的窗口以提升阻抗。PCIe 4.0（16Gbps）推荐使用0201电容，同时在下方参考平面进行小范围挖空。PCIe 5.0（32Gbps）要求使用0201电容，必须通过三维仿真对焊盘、挖空区域和渐变线进行详细优化。PCIe 6.0（64Gbps，PAM4调制）推荐使用反焊盘优化型电容或电容嵌入式封装产品，传统通孔电容的寄生效应已难以接受。
六、电容两端走线连接规则
从差分信号线连接到电容焊盘时，应保持走线的对称性。P线和N线在进入电容焊盘前要同时扩展成相同形状，避免单侧加宽。电容放置时，高速信号应优先沿电容的长边方向进入，以缩短电流路径。如果空间允许，在电容两端各增加两个接地过孔，消除回流路径的不连续性。电容的负极端（GND）需直接连接到地平面，通过过孔短接到地。
七、仿真与实测验证
使用三维场求解器提取AC耦合电容区域的S参数，观察SDD21和SDD11。补偿良好的电容区在Nyquist频率处的SDD11应低于-15dB。对于未补偿的0402电容区在PCIe 4.0的16GHz处可能有明显谐振陷波，SDD11达到-8dB。经过挖空和过渡补偿后SDD11改善至-17dB。
时域反射计测量显示补偿前电容区阻抗降至72Ω，补偿后回升至92Ω。该补偿方法眼图张开度从0.45UI提升至0.62UI。
八、工程总结
PCIe走线中AC耦合电容的放置位置优选靠近接收端或连接器侧，便于均衡器补偿阻抗不连续。0402封装适用于8Gbps及以下，16Gbps及以上推荐0201封装且推荐每个电容底部参考平面挖空。
补偿方法关键点在于几何尺寸调整：将焊盘下方参考平面挖空减小容性寄生，走线宽渐变过渡降低突变，确保差分走线完全对称。对于PCIe 5.0及以上的高速设计，必须通过三维仿真优化电容区阻抗，单靠经验规则已不足以保证信号完整性。PCIe 4.0/5.0参考设计中均有对AC耦合电容区的挖空和过渡处理要求，不能满足时可以反推设计。合格的电容区阻抗补偿可减少反射损耗0.5-1.0dB，是实现全链路插入损耗预算达标的关键细节。
